基于Garfield的SoC功耗估计与分析
作为微电子产业的第三次重大变革，SoC设计正在飞速发展。随着SoC规模的增大以及便携式电子产品的普及，低功耗已经成为SoC设计的重要目标，它影响着产品的可靠性、稳定性和使用时间，是提高产品竞争力的重要因素之一。对集成电路设计者来说，正确地理解和使用功耗分析方法，选择适当的功耗估计和分析工具，是低功耗设计和成功达到预期功耗目标的必要条件。
本文依托ASIC工程中心GarfieldSoC平台，经过理论研究和实测验证，摸索出一套精确快速有效的功耗估计流程，为Garfield芯片设计提供了比较准确的功耗数据，帮助设计人员在设计前期改进设计以满足功耗特性，缩短了产品设计周期。
在本文第一章中，叙述了当前SoC低功耗的必要性，功耗估计方法的重要性，对本文所要进行的工作平台进行了说明；第二章中首先概述了功耗估计的层次和功耗估计的方法，其次介绍了Synopsys工具计算功耗的原理，最后详述了三种可行的功耗估计方法，分别给出了这三种方法应用于Garfield的流程；第三章中首先从Garfield内部功能块中选取有代表性的LCDC为试验对象，用三种方法分别计算LCDC的功耗，通过结果分析选出相对最优的门级功耗估计方法，然后利用门级方法比较GarfieldⅠ优化前后的功耗，得出优化设计的效果；第四章中计算出了Garfield第二版GarfieldⅡ在四种模式以及各应用子系统下的功耗；第五章对流片回来的芯片功耗进行实测，比较估计结果和实测结果，验证了功耗估计方法的精确性；结束语中对论文的工作进行了总结，说明了本论文的不足之处，展望了功耗估计技术的发展。
SoC设计;Garfield;功耗估计;微电子产业
东南大学
硕士
微电子学与固体电子学
陆生礼
2004
中文
TN431.2
44
2007-07-23（万方平台首次上网日期，不代表论文的发表时间）