基于集成门控单元的门控时钟技术及SDRAM功耗模型研究
近年来，随着SoC概念的普及，各种移动消费品处理器普遍呈现高度整合的趋势，越来越多的功能被集成到同一块芯片上；而且为了满足数据处理速度的要求，芯片的时钟频率也在不断提高，两方面因素导致了处理器功耗的不断上升。对于手持设备来说，功耗增大意味着电池单次充电工作时间的缩短，甚至导致产品可靠性下降。因此功耗问题已经成为当今SoC芯片设计的巨大挑战。
国家专用集成电路系统工程技术研究中心设计的32位嵌入式处理器Garfield为个人信息终端应用处理器，基于ARM7TDMI内核设计，具有MP3解码功能，内嵌LCD控制器、USB1.1Device及多媒体卡接口等外围设备，论文工作主要围绕Garfield芯片的低功耗设计展开。
论文研究内容包括三部分，第一部分通过对常用低功耗技术的分析，选择门控时钟技术作为论文研究的重点。数字SoC设计中常采用大量寄存器，寄存器和时钟网络的功耗占很大比例。普通设计中即使寄存器值不变其时钟分支仍不断翻转，造成功耗的浪费，采用门控时钟技术能够有效抑制时钟网络的冗余翻转。第二部分为门控时钟技术具体实现，论文首先采用PowerCompiler工具进行了自动门控时钟优化，然而工具优化使用分立门控单元，其中Latch和与门相对位置的不确定使得两者时钟输入偏差难以控制(使时钟信号出现毛刺)，同时这种不确定性也使得时钟网络复杂度大大提高，影响时钟树综合的质量，因而给设计的时序收敛带来很大挑战。为此论文提出了采用集成门控单元的思想，并完成了该标准单元的设计和建模，实验证明使用集成单元有效解决了上述问题。此外论文还介绍了基于集成单元的多级门控时钟技术。
论文第三部分为SDRAM功耗模型研究。低功耗设计仅考虑芯片本身功耗是不够的，需要从系统的角度综合考虑，因此探索系统级功耗评估方法具有重要意义。论文建立了一种基于RTL仿真的SDRAM平均功耗模型，并将该模型成功用于Garfield存储子系统的功耗评估及SDRAM控制器指令FIFO优化参数的选择，为系统级功耗评估提供了一种有效方法。
系统芯片;门控时钟;集成门控单元;SDRAM功耗模型;集成电路
东南大学
硕士
微电子学与固体电子学
陆生礼
2004
中文
TN431.2
54
2007-07-23（万方平台首次上网日期，不代表论文的发表时间）