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目录
第一章绪论
1．1 低电压SRAM研究背景及意义
1．1．1 SRAM的研究意义
1．1．2 低电压SRAM的重要性
1．2 低电压SRAM关键模块的设计挑战
1．2．1 存储单元稳定性降低
1．2．2 关键路径的延迟变化增大
1．3 论文的主要工作和创新点
1．4 论文的结构
第二章低电压SRAM研究综述
2．1 低电压SRAM介绍
2．1．1 深亚微米工艺变化介绍
2．1．2 SRAM读写访问的关键路径
2．2 低电压SRAM研究综述
2．2．1 低电压存储单元综述
2．2．2 时序控制模块综述
2．2．3 灵敏放大器综述
2．2．4 地址译码器综述
2．3 本章小结
第三章抗工艺变化的时序控制模块研究
3．1 先进工艺下延迟变化的挑战
3．2 时序控制模块的延迟校准电路
3．2．1 基于BIST校准的延迟控制原理及电路改进
3．2．2 仿真结果及分析
3．3 抗工艺变化的多级并行时序电路研究
3．3．1 多级并行的数字延迟求和方法的提出
3．3．2 电路设计与实现
3．3．3 仿真结果及分析
3．4 结果比较与分析
3．5 本章小结
第四章自反馈电流校准的灵敏放大器研究
4．1 SA输入失调电压的影响
4．2 自反馈电流校准SA的研究
4．2．1 基于线性电流的SA失调模型的建立
4．2．2 自反馈的电流校准方案
4．2．3 自反馈电流校准SA的电路设计
4．3 结果比较及分析
4．4 本章小结
第五章单边沿延迟优化的源耦合地址译码器研究
5．1 SRAM地址译码器延迟分析
5．2 单边沿延迟优化的逻辑电路设计模型的建立
5．3 单边沿优化的源耦合地址译码器设计
5．3．1 传统逻辑电路总结
5．3．2 源耦合的地址译码器结构及电路设计
5．3．3 单边沿延迟优化的源耦合译码器设计
5．4 结果比较与分析
5．5 本章小结
第六章 SRAM测试及结果分析
6．1 工艺选择
6．2 低电压SRAM设计与实现
6．2．1 低电压SRAM存储单元及阵列的设计
6．2．2 SRAM时序控制模块的设计
6．2．3 行列地址译码器的设计
6．2．4 自反馈失调补偿的灵敏放大器的设计
6．3 测试结果及分析
6．3．1 SRAM测试方案
6．3．2 测试结果
6．3．3 结果分析及比较
6．4 本章小结
第七章总结与展望
7．1 论文总结
7．2 展望
致谢
参考文献
博士阶段获得的研究成果