高效率LDPC译码器的设计和验证
本文设计了一种适用于IEEE802.16e标准的高效率小面积低密度奇偶校验码（LDPC）译码器。LDPC码是近年来信道编码领域的研究热点，源于它的编码增益最接近香浓极限，并已经被诸多的无线通信标准采用。 本文的设计研究工作围绕LDPC译码器的误码率性能、芯片面积、译码效率之间的折中展开，重点在于减小芯片面积并提高译码效率。在回顾了LDPC码编译码的基本原理的基础上，用Matlab对三种译码简化算法进行了仿真验证与评估，结果表明归一化的简化算法和基于两态网格的简化算法具有较理想的误码率特性。本文采用AISC设计自顶向下（Top-Down）的设计方法完成了译码器的设计，包括系统级设计，算法设计，硬件架构设计，综合及时序分析和版图设计等。为了减小芯片面积，译码器采用类Turbo消息传递(Turbo Decoding Message Passing-TDMP)的译码技术；为了提高译码效率，重新对LDPC码校验矩阵进行分析，在此基础上设计了一种新的硬件架构，该架构是基于乒乓操作的思想，即使用了两个校验计算单元轮流从互联网络读取数据进行校验信息的计算。 在UMC0.18μm通用数字逻辑工艺下，本文设计的译码器在工作时钟频率为67MHz时，综合面积为7.19mm2，版图面积为10.72mm2，译码吞吐率最高达到1.1Gbps。通过Matlab和Modelsim的联合仿真，实现了对所设计的LDPC译码器的功能验证，仿真结果表明：在信噪比为3dB的高斯可加白噪声（AWGN）信道下，对随机码字译码的帧误码率最低至10-2.5。与其他文献相比，本文设计的译码器具有良好的误码率性能，并且具有更高的译码效率和更小的芯片面积。
高效率低密度奇偶校验码译码器;专用集成电路;仿真设计
华中科技大学
硕士
微电子学与固体电子学
余国义
2014
中文
TN764
63
2015-07-30（万方平台首次上网日期，不代表论文的发表时间）