数字均衡器的设计及Verilog实现
随着数字信号处理及集成电路技术的进步,数字通信也在向着高速和高可靠性的方向发展。但由于通信信道的传输特性并不是理想的,数字信号在传输过程中会产生码间串扰,从而增加通信的误码率。均衡技术常用来消除码间串扰,自适应均衡技术可以跟踪时变信道,降低码间串扰和噪声对通信质量的不良影响。所以,在通信系统的接收模块中加入均衡器是十分必要的。 本文介绍了码间串扰的产生和消除机制,阐述了均衡原理。从理论和计算机仿真的角度对迫零算法、最小均方(LMS)算法、变步长LMS算法和递归最小二乘(RLS)算法进行了分析。仿真结果表明,使用γ值为0.00048的变步长LMS算法可以大幅改善LMS算法的收敛速度；与 RLS 算法相比,LMS 算法收敛速度较慢,但是结构简单,易于硬件实现。 本文采用自上而下的设计思想,使用Verilog硬件描述语言设计了基于LMS算法的自适应均衡器,给出了顶层设计以及各个模块的设计思想和详细描述。使用 Modelsim 仿真验证,仿真波形表明自适应均衡器有一定的滤波效果。最后使用 Quartus II 软件在 Altera CycloneII EP2C5T144C8 芯片上综合实现。
均衡器;自适应;LMS;Verilog;FPGA
河北工业大学
硕士
物理电子学
赵红东
2012
中文
2014-05-29（万方平台首次上网日期，不代表论文的发表时间）