高性能且码率自由QC-LDPC码的设计和硬件实现
目前准循环低密度奇偶校验(Quasi-Cyclic Low Density Parity Check, QC-LDPC)码是通信理论中的研究热点,并且已经广泛应用于商用产品中。随着通信质量要求的提高和存储容量的提高,未来会需要纠错能力更强,硬件实现更简单的QC-LDPC码。但是目前关于QC-LDPC码的设计以及硬件实现的研究却不充分,本文在前人的研究基础上提出了一套高性能且码率自由QC-LDPC码的设计方法,并且同时研究了这类QC-LDPC码的硬件实现方法。 在设计QC-LDPC码的过程中采用了三项有用的技巧:首先通过改进的密度进化算法得到好的度分布对,然后使用自己提出的PPF(Position-by-Position Filling)算法减少校验母矩阵的短环数,最后增大校验矩阵中短环的ACE(Approximated Cycle Extrinsic Message Degree)值和围长(Girth)。通过Matlab仿真验证,使用本文方法设计的QC-LDPC码的性能与其它方法设计的QC-LDPC码的性能进行对比,在相同码长码率的情况下,本文设计的QC-LDPC码的瀑布(Waterfall)性能更好,误码平台(Error Floor)更低。 同时,选取本文设计的码长为576、码率为1/2的QC-LDPC码,采用部分并行算法,使用Verilog硬件描述语言完成了它的编码器和译码器的RTL(Register Transistor Logic)描述,并在Xilinx的Virtex II Pro完成了验证,验证结果表明设计正确。 由于QC-LDPC译码器硬件实现需要的存储单元个数太多,并且译码迭代时间太长,从而导致译码器的硬件面积较大,并且吞吐率较低。所以以后的研究工作将会集中在减少存储单元数量和提高译码器的吞吐率上。
编码理论;准循环低密度奇偶校验码;硬件平台;性能优化
华中科技大学
硕士
微电子学与固体电子学
郑朝霞
2012
中文
TN911.2
70
2012-12-25（万方平台首次上网日期，不代表论文的发表时间）