ESCA高性能处理器控制内核的研究与实现
混合计算架构采用异构处理器,充分挖掘不同架构处理器的体系结构优势,分别对控制密集和计算密集型任务进行优化处理,协同实现对应用的加速,已成为高性能计算体系结构的重要发展趋势之一。本项目组基于混合计算思想,面向工程科学计算和多媒体领域应用设计了一款高性能多核处理器-ESCA(Engineering and Scientific Computing Accelerator)。ESCA处理器以协处理器的形式对应用中计算密集型任务进行加速,采用SIMD/Vector/Sub-word等技术实现高性能。 ESCA处理器由控制内核和计算阵列两部分组成,本课题主要围绕控制内核的关键技术研究及其实现展开。 本文首先从ESCA系统的角度介绍相关模型,然后阐述了ESCA处理器的指令集、硬件框架和存储组织等体系结构关键知识。在此基础之上,确定控制内核的具体功能职责并定义了微体系结构。控制内核指令集采用分层编码,扩展控制指令以支持特殊控制流。针对大规模规整数据传输进行优化,提出了显式存储访问机制。硬件实现以流水线为主线,力求性能与开销的折衷。采用软硬件协同验证方法对控制内核的复杂控制流进行验证,设计了混合验证平台,自动化的验证流程极大地缩短了验证周期。 最终的ESCA处理器设计进行了硅原型实现,工作频率为250MHz,总面积为17676582.00μm2,其中控制内核面积为3107821.56μm2,硬件开销比例为17.58％。以DGEMM为评测程序,对系统实现的显式存储访问机制进行了性能评测,存储访问延迟隐藏能够达到运行总时间的56％,并获得1.5倍的加速比,表明该机制可有效弥补计算与存储访问间的速度差异,提高系统计算效率。
高性能处理器;控制内核;混合计算思想;性能测试
华中科技大学
硕士
微电子学与固体电子学
戴葵
2012
中文
TP332
89
2012-12-25（万方平台首次上网日期，不代表论文的发表时间）