高性能混合计算协处理器计算内核的研究与实现
主处理器加协处理器方式组成的混合计算平台逐渐成为高性能和高效能计算的发展趋势。在典型的混合计算平台中,协处理器承担了主要计算加速任务。协处理器一般采用多核架构,内部按一定方式集成多个计算内核。 本文介绍了混合计算系统及其协处理器ESCA芯片的体系结构和工作流程,在此基础上提出了适合ESCA芯片的计算内核体系结构和计算内核指令集。计算内核包括控制逻辑,存储单元和运算单元。对控制逻辑,研究了其指令译码和任务调度方式,以及向量模式、条件执行、精确中断等关键技术。对存储单元,设计了一个4读4写,支持容量扩展的4KB分体寄存器文件,重点研究了其中的读冲突仲裁机制。对运算单元,通过硬件共享的方式设计了一套支持子字并行的高性能运算单元,包括整型逻辑算术运算单元,整型乘累加单元,浮点融合乘累加单元等。运算单元支持丰富的运算类型,满足指令集的设计要求。 本文最后对计算内核进行了功能验证,硬件评估和性能评估。分层次的验证策略保证了计算内核功能的正确性。在UMC0.18μm CMOS工艺下综合,控制逻辑,存储单元和运算单元分别占据计算内核14％,30％,56％的面积,表明计算内核具有控制简单,计算资源丰富的特点,适合多核集成。而对运算单元的评测结果显示计算内核以较小的额外硬件开销获得较大性能以及计算精确度的提升。
混合计算系统;协处理器;计算内核;体系结构;性能评估
华中科技大学
硕士
微电子学与固体电子学
戴葵
2012
中文
TP332
75
2012-12-25（万方平台首次上网日期，不代表论文的发表时间）