SoC测试数据编码压缩方法研究
随着信息化时代正在高速发展，电子设备的市场需求量不断攀升。集成电路（IntegratedCircuit，IC）作为电子设备的核心，需求量也在与日俱增。消费市场要求集成电路具有的功能越来越多，并且要求集成电路的体积越来越小。若要满足消费市场的需求，则需要提升芯片单位面积上的晶体管嵌入数量，即提高芯片集成度。片上系统（SystemonaChip，SoC）的出现为集成电路的发展带来了质的飞跃，极大提高了芯片集成度，使得芯片能够被运用到航天、军事、医疗等行业的核心设备上。这些核心设备上的芯片一旦出现问题，带来的后果无法估量，因此，作为保障芯片高质量最有效途径的集成电路测试技术成为了业界学者研究的热点课题之一。 由于SoC芯片具有较高的集成度，需要极其庞大的测试数据对其进行测试。大量的测试数据会导致两个问题：第一，测试时间长，测试成本高；第二，当测试数据量超过自动测试设备（AutomaticTestEquipment，ATE）内存时，测试将无法正常进行。测试数据编码压缩方法可以在不改变芯片内部结构的前提下对测试数据进行无损压缩，缓解上述问题。 本论文围绕“SoC测试数据编码压缩”这一课题展开研究，提出了两种测试数据压缩的方案，其主要内容有： （1）基于测试数据相容压缩技术，本论文提出一种编码字计数压缩方法。该方案挖掘出相容数据块之间的位置关系，利用相容数据块位置的连续性，将连续相容的数据块个数转换成对应代码字。该方案代码字与原数据块是一对多映射关系，相当于在相容压缩的基础上进行二次压缩，因此本方案有较好的压缩效果。 （2）基于游程编码压缩技术，提出最小游程切换点标记压缩方法（MinimumRunChangingPoint，MRCP）。该方法首先将测试集按相同向量个数分组，再利用组内向量游程切换范围的重叠关系合并游程切换点，将组内所有测试向量的游程位置用一个向量表示出来。MRCP压缩方法突破了传统编码压缩要用编码字后缀表示游程长度的限制，相较于传统游程压缩，极大地缩短了编码字。 本论文基于MinTest测试集，针对ISCAS89标准电路进行了相关实验。实验结果表明，本论文提出的两种测试压缩方案皆具有良好的压缩效果，并且将两种方案与其他同类方案比较，压缩效果也均在不同程度上优于其他同类方案。本论文提出的两种方案可有效缓解测试数据较大与ATE内存、带宽有限之间的冲突，降低测试成本。
集成电路;测试数据;编码压缩;片上系统
安庆师范大学
硕士
统计信息技术
詹文法
2020
中文
TN407
2022-01-10（万方平台首次上网日期，不代表论文的发表时间）