基于AES的功耗均衡芯片设计与实现
随着互联网的高速发展，整个社会的信息化程度越来越高，信息安全越来越受到人们的重视。密码芯片作为信息安全的保护伞之一目前广泛应用于国防、商业、金融等领域。但旁路攻击技术的出现对密码芯片产生了严重威胁，这其中又以功耗攻击效果最为显著。面对日益严重的安全问题，芯片的安全防护成为重点。双轨预充电逻辑因其功耗均衡性成为一种高效的抗功耗攻击技术。本文就是在LBDL(LUT Based Differential Logic)这一双轨预充电逻辑的基础上，设计了一款面向AES(Advanced Encryption Standard)算法的功耗均衡性测试芯片，用以验证功耗均衡性逻辑的实用性，具有较高的实用价值和科研价值。本文做了如下几个方面的工作： 针对双轨预充电逻辑布线所面临的问题，提出了一种基于电源孔阻塞的双轨平行布线方法。该方法在电源网络规划完成后，对电源网络的中的通孔进行相应处理，随后对各层金属设置基于track的奇偶间隔的布线阻塞层，进行时钟树综合和布线。拆分单端信号线变为双轨信号线，得到具有对称性的双轨信号布线版图。 针对AES功耗均衡逻辑的输入输出端口过多和芯片功耗采集时对不同数据输入的需求，提出了基于JTAG(Joint Test Action Group)接口的外围测试逻辑，一方面减少了IO数量，另一方面通过指令控制工作状态实现对AES模块的输入控制和输出观察。 基于提出的布线方法和外围测试电路设计方法，在55nm工艺下实现了一个完整的面向AES的功耗均衡性测试芯片，最终得到的芯片面积为2.1mm×2mm。该芯片能够对AES算法模块进行输入控制和输出观察，可以单独采集AES算法模块在不同工作状态下的功耗以验证其功耗均衡性，具有较高的实用性和科研价值。
功耗均衡芯片;抗功耗攻击;LBDL技术;AES算法;双轨预充电逻辑
国防科学技术大学
硕士
电子科学与技术
李少青
2018
中文
TN402
2020-04-26（万方平台首次上网日期，不代表论文的发表时间）