相控-延时链混合架构时间数字转换器
高精度时间间隔测量过程中,为兼顾测量分辨和精度的同时,简化校准过程,提出一种混合架构的时间数字转换器(TDC)设计方法.该方法将相控时钟架构与抽头延时链(TDL)架构结合,利用不同相位的时钟对抽头延时链实现并行采样,一次测量过程中可以得到多个测量值,最后利用多个测量值的均值表示测量结果.该方法在Kintex-7 FPGA上进行实验测试,结果表明在进行简单校准的情况下,仍然可以保持较高的测量分辨率和精度,从而证明提出方法的有效性与可行性.
时间数字转换器、FPGA、延时链、相控时钟
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TB9(计量学)
北京市自然科学基金4222017
2023-07-05（万方平台首次上网日期，不代表论文的发表时间）
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