10.11857/j.issn.1674-5124.2020040044
一种19.6～27.8 GHz宽带低噪声锁相环设计
为给超高速数模转换器提供稳定的时钟信号,该文基于TSMC 40 nm CMOS工艺设计一款宽带低噪声的锁相环芯片.该芯片设计由二分频和计数器构成的分频器电路,减小吞脉冲带来的时钟抖动,从而优化噪声性能;此外,设计3位差分开关电容阵列,实现宽范围调谐的同时确保相邻调谐区间互相重叠,从而避免工艺误差导致的调谐盲区;最后还设计三阶环路滤波器及改进型差分电荷泵的电路.仿真结果表明,该锁相环具有19.6～27.8 GHz的宽带调谐范围,整体功耗为30 mW,输出频率频偏1 MHz处的相位噪声为–95.6 dBc/Hz.与其他文献的锁相环对比,在其他指标相当的前提下,该锁相环在调谐范围上具有先进性,可作为高性能的时钟信号.
微电子学与固体电子学、锁相环、分频器、相位噪声
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TN911.8
国家科技重大专项2016ZX03001002
2020-09-04（万方平台首次上网日期，不代表论文的发表时间）
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