基于DDR2 SDRAM的高速大容量异步FIFO的设计与实现
为了解决高速实时系统中海量数据的缓存问题,提出了一种基于DDR2 SDRAM的高速大容量异步FIFO设计方案.首先介绍了DDR2 SDRAM控制器和片上FIFO的原理与实现方法,基于DDR2 SDRAM的高带宽和分时复用技术设计了FIFO控制器的工作机制,最后深入分析了FIFO控制器各部分的工作原理并对其进行了实验.经过测试,基于DDR2 SDRAM的FIFO实现了最高475 MHz的总线速率,8~256位的总线位宽,2GB最大数据容量.该FIFO可以解决高速海量数据缓存的问题,在工程应用中有显著的参考价值.
高速海量数据缓存、FIFO存储器、DDR2SDRAM技术、FPGA技术、分时复用
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TP211+.5;TP333.1(自动化技术及设备)
2010-11-19(万方平台首次上网日期,不代表论文的发表时间)
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