10.3321/j.issn:0254-3087.2007.12.026
基于逻辑设计的高速CRC并行算法研究及其FPGA实现
循环冗余校验码作为一种检出概率高并且易于实现的检错码,被广泛应用于通信及测控领域.本文首先简要介绍了循环冗余校验的基本原理,然后从CRC串行实现的电路结构出发,通过严密的理论推导,得出了基于逻辑设计的高速CRC并行实现递推公式,可适用于并行处理位宽小于等于生成多项式阶数和大于生成多项式阶数条件下的并行帧校验应用.最后分别设计了这2种条件下的硬件实现电路,电路的综合结果表明,该方法具有更少的资源占用量和更高的工作频率.
循环冗余校验、高速并行算法、现场可编程门阵列
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TN911.22
2008-03-05（万方平台首次上网日期，不代表论文的发表时间）
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