10.3969/j.issn.1673-5137.2009.05.017
一种异步FIFO的VHDL实现
本文描述了一个异步FIFO的完整VHDL设计过程,并附了主要的程序代码和仿真结果.就异步FIFO设计中的如何同步异步信号、避免产生亚稳态和空满标志如何产生问题结合设计实例进行了详细的描述.
FIFO、亚稳态、异步、格雷码
TP3;TN9
2010-04-20（万方平台首次上网日期，不代表论文的发表时间）
共4页
61-64
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10.3969/j.issn.1673-5137.2009.05.017
FIFO、亚稳态、异步、格雷码
TP3;TN9
2010-04-20（万方平台首次上网日期，不代表论文的发表时间）
共4页
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国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”
国家重点研发计划资助 课题编号：2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304
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