10.3969/j.issn.1673-5137.2009.04.025
基于FPGA的高性能全数字锁相环设计与实现
本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法,在锁相环输入频率未知的情况下,实现锁相锁频功能.本文从全数字锁相环的基本实现方式入手,进行改进,并使用VHDL语言建模,使用FPGA进行验证.
全数字锁相环(ADPLL)、鉴相(PD)、伪随机序列(LFSR)
V55;TP3
2009-10-30（万方平台首次上网日期，不代表论文的发表时间）
共4页
75-78
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