10.19665/j.issn1001-2400.2020.04.008
一种面向卷积神经网络加速器的高性能乘累加器
针对现有卷积神经网络加速器中的乘累加器普遍存在的面积大、功耗高、速度慢的问题,设计了一种基于传输门结构的全定制高性能乘累加器.提出了一种适用于乘累加器的新型累加数据压缩结构,减少了硬件开销;提出了一种新的并行加法器架构,在与Brent Kung加法器相同硬件开销的情况下,降低了门延迟级数,提高了计算速度;利用传输门的优点对乘累加器各单元电路进行优化设计.基于笔者方法设计的16乘8定点数高性能乘累加器在SMIC 130nm tt工艺角下关键路径延迟为1.173 ns,版图面积为9049.41μm2,800 MHz下平均功耗为4.153 mW.对比传统的乘累加器,速度约提高了37.42％,面积约减小了47.87％,在同等条件下功耗约降低了56.77％.
乘累加器、传输门、累加压缩、卷积神经网络、高性能
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TN4(微电子学、集成电路（IC）)
国家自然科学基金 ;中国科学院战略性先导科技专项A类;高技术项目;中国科学院 STS 项目;北京市科技计划项目;科技创新特区项目
2020-09-04（万方平台首次上网日期，不代表论文的发表时间）
共10页
55-63,93
