10.3969/j.issn.1001-2400.2018.05.016
3.3V CMOS工艺下5V电源轨的ESD箝位电路
基于传统栅极接地NMOS静电放电电源箝位结构,针对5 V供电情况,通过电平移位及低漏电流续流措施,实现了3.3 V CMOS集成电路工艺条件下5 V电源轨的新型静电放电箝位电路,避免了高压工艺造成的成本增加.该电路采用分级驱动及分级泄放措施,降低了正常工作时电源箝位电路的漏电流.采用中芯国际0.18μm CMOS集成电路工艺库模型,仿真验证了电路的正确性;流片结果通过了人体模型±4000 V测试,该电路可成功用于5 V电源轨静电放电保护.
静电放电、保护电路、分级驱动、泄漏电流
45
TN495(微电子学、集成电路（IC）)
国家自然科学基金资助项目61474041
2018-11-19（万方平台首次上网日期，不代表论文的发表时间）
共6页
96-101
