10.3969/j.issn.1001-2400.2008.01.022
一个面积优化的高速RS(255,239)译码器VLSI设计
基于改进的Euclid算法,提出了一种仅含两个折叠计算单元的结构,并用三级流水线结构整体实现以提高吞吐率.将常规有限域乘法器转化到复合域中实现,降低了芯片的复杂性和关键路径延迟.以RS(255,239)为例,基于TSMC 0.18标准单元库的译码器电路规模约为20 614门,在相同纠错能力下,该结构相比较于传统的并行脉动阵列结构,其硬件复杂度可减少60%左右.
RS码、流水线结构、Euclid算法、Verilog HDL、超大规模集成电路
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TN47(微电子学、集成电路（IC）)
国家重点实验室基金9140C0905040706
2008-04-29（万方平台首次上网日期，不代表论文的发表时间）
共5页
116-120
