10.3969/j.issn.1001-2400.2004.04.003
基于3DES的跳频序列族构造方法的VLSI实现
基于3DES的迭代型分组密码产生的跳频序列具有好的安全性、随机性、均匀性及频率间隔特性等性能指标,利用VHDL语言有限状态机的设计方法,自顶而下进行系统的模块划分,通过状态机的逐层嵌套和模块的相互调用,完成了基于3DES的跳频序列族构造方法的VLSI实现.测试结果表明,使用ALTERA FLEX10K20开发的跳频加密芯片在1.5?MHz～24?MHz的时钟范围内,均能满足2?000跳/秒的高速跳频要求,并且具有运算速度快、占用资源少、输入方式灵活等特点,开发出的芯片已应用于高速跳频通信系统中.
分组密码、跳频序列、VHDL(VHSIC Hardware Description Language)、VLSI(Very Large Scale Integrated circuits)
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TN914.41
国家部委预研项目31.3.1.4
2004-09-16（万方平台首次上网日期，不代表论文的发表时间）
共5页
501-504,580
