10.3969/j.issn.1001-2400.2004.01.009
基于互连的一种FPGA最优功耗延时积设计
为了有效地解决困扰现场可编程门阵列发展的功耗延时积问题,采用集成电路互连的分段式结构和低压摆电路,提出了一种基于互连的最优功耗延时积现场可编程门阵列设计方法.对于产生传输线效应的现场可编程门阵列互连,通过优化互连的段数,在互连最外面的输入端和输出端分别连接低压摆电路的驱动部分和接收部分,在内部的每段互连之间插入最优尺寸的缓冲部分.理论与模拟表明,用这种方法设计的现场可编程门阵列能使功耗延时积减小近一个数量级,同时较好地保持现场可编程门阵列的面积性能.
现场可编程门阵列互连、RLC模型、分段式结构、低压摆电路、功耗延时积
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TN431(微电子学、集成电路（IC）)
国家部委预研项目41308010205;教育部跨世纪优秀人才培养计划
2004-03-19（万方平台首次上网日期，不代表论文的发表时间）
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