10.3969/j.issn.1001-2400.2004.01.005
32×32乘法器的一种设计
介绍了用基4 Booth编码器,4-2压缩器和改进的选择进位加法器,实现32×32乘法器的设计过程.用Verilog描述了整个乘法器的设计硬件语言.在Active-HDL 5.1上进行功能仿真以及时序后仿真,可知该设计在保证工作频率增加的情况下,版图面积会更小.
CSA加法器、乘法器、Booth算法、选择进位
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TN492(微电子学、集成电路（IC）)
西安电子科技大学校科研和教改项目
2004-03-19（万方平台首次上网日期，不代表论文的发表时间）
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