10.13911/j.cnki.1004-3365.220040
基于FPGA的二值忆阻器仿真器研究及应用
基于FPGA的可重构性,提出了一种基于数字电路的二值忆阻器仿真器.与模拟电路忆阻器仿真器相比,所提出基于数字电路的忆阻器仿真器易于重新配置,与它所基于的数学模型表现出很好的匹配性,符合忆阻器仿真器所有要求的特点.实现了基于该仿真器的与门、或门、加法器及三人表决器.使用Altera Quartus Ⅱ和ModelSim工具对仿真器功能和基于该仿真器实现的逻辑电路进行验证.给出所有设计电路的原理图、仿真结果和FPGA资源消耗.仿真结果表明,该二值忆阻器仿真器相比其他数字电路忆阻器仿真器具有更少的硬件资源消耗,更适合用于大规模忆阻器阵列研究.
忆阻器、数字电路仿真器、与门、或门、加法器、三人表决器
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TN402;TN60(微电子学、集成电路（IC）)
国家自然科学基金;中央高校基本科研业务专项资金资助项目;中央高校基本科研业务专项资金资助项目;合肥工业大学智能制造学院科技成果培育项目
2023-05-26（万方平台首次上网日期，不代表论文的发表时间）
共6页
75-80
