10.13911/j.cnki.1004-3365.220026
一种符合JESD204C协议的并行FEC译码器
基于JESD204C协议,设计了一种适用于64B/66B链路层的并行FEC译码器.该电路采用64位并行处理方案,降低了电路对时钟频率的要求.针对协议使用的缩短(2074,2048)二进制循环码,设计了快速旋转电路,降低了电路设计的复杂度.使用Modelsim软件完成了功能验证,结果表明,译码器能够完成数据收发、纠错和报错等功能.采用了 TSMC 65 nm标准数字工艺库,在Design Compiler平台上完成了逻辑综合,报告显示,译码器电路工作频率为500 MHz时,时间裕度为0.10 ns,单通道数据处理速度可达32 Gbit/s.
JESD204C、并行设计、FEC译码器、缩短循环码、64B/66B链路层
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TN432(微电子学、集成电路（IC）)
模拟集成电路国家级重点实验室基金资助项目6142802200101
2023-05-26（万方平台首次上网日期，不代表论文的发表时间）
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