10.13911/j.cnki.1004-3365.220152
一种具有低噪声高电源抑制的LDO电路设计
设计了一种基于28nm CMOS工艺的低噪声高电源抑制LDO电路.采用折叠共源共栅结构设计了高输出阻抗、高增益误差的放大器,降低了电源噪声对输出端的影响.采用共源共栅密勒补偿结构,保证电路在负载处于轻载/重载下保持较高的相位裕度,增强了环路稳定性.误差放大器输入端采用降噪模块电路,降低了噪声对整体LDO电路的影响.基于Cadence Spectre进行仿真分析的结果表明,在1.9 V电源电压下,负载由轻载10 mA突变为重载60 mA时,环路增益为77.6～91 dB,相位裕度达到76°～79°.在中间负载电流30 mA下,对电源抑制(PSR)和噪声进行了仿真.结果表明,电源抑制为-81.9 dB,低频噪声(1 kHz)为258 nV·Hz-1/2.对LDO整体电路进行了版图设计和后仿比对.结果表明,环路增益为83.2 dB,相位裕度为78°,PSR为-78.3 dB,低频噪声(1 kHz)为 283 nV·Hz-1/2.
28 nm CMOS工艺、LDO、高电源抑制、低噪声
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TN432(微电子学、集成电路（IC）)
国家自然科学基金6142802190101
2023-02-15（万方平台首次上网日期，不代表论文的发表时间）
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