10.13911/j.cnki.1004-3365.210364
高速TIADC采集系统中数字下变频电路设计
分析了数字下变频的原理,设计实现了能进行1、2、4、8等可选抽取倍数的高速数字下变频系统.对系统中的混频器和滤波器进行了优化设计.采用基4布斯编码和4-2压缩器,缩短混频器中的关键路径;引入基于Horner法则和子表达式共享的正则有符号数(CSD)编码,减小滤波器的硬件消耗.设计的数字下变频系统用于四通道、560 MHz 14位时间交织模数转换器(TIADC),并基于FPGA完成功能验证.结果表明,当输入信号频率为380 MHz、抽取倍数为8时,I/Q两路信号的无杂散动态范围(SFDR)在90 dB以上.
数字下变频、半带滤波器、混频器、高速数据采集
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TN773(基本电子电路)
安徽省科技攻关计划项目;国家自然科学基金;模拟集成电路国家级重点实验室基金资助项目
2022-08-12（万方平台首次上网日期，不代表论文的发表时间）
共7页
418-424
