10.13911/j.cnki.1004-3365.200102
一种低延迟极化码串行抵消译码器设计
为了克服5G移动通信系统中极化码串行抵消(SC)译码算法延迟高、计算复杂度高、硬件结构复杂度高等问题,基于冻结比特、冻结比特对和冻结区间等方式,提出了冻结比特设计模式.该设计模式包含基于冻结比特对的译码延迟和计算复杂度的分析方法.通过优先剪枝冻结比特结点的方式,进一步化简SC译码树,提高了搜索译码树的速度.码长为1 024的改进流水线树型SC译码器基于FPGA平台实现.实验结果表明,译码延迟为2.35 μs,数据吞吐率为435Mbit/s.与现有译码器相比,该译码器的译码延迟、数据吞吐率分别优化了9.6％、10.4％.
极化码、串行抵消、冻结比特、低延迟
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TN47(微电子学、集成电路（IC）)
国家重点研发计划项目;安徽高校协同创新项目
2021-04-26（万方平台首次上网日期，不代表论文的发表时间）
共6页
79-84
