10.13911/j.cnki.1004-3365.190751
一种基于40 nm CMOS工艺的40 Gbit/s低噪声跨阻放大器
采用40 nm CMOS工艺,设计了一个工作在40 Gbit/s数据速率的高速低噪声跨阻放大器(TIA).为了同时兼顾噪声和带宽性能,创造性提出了一种多级串联跨阻放大器结构.输入级采用基于反相器结构的伪差分跨阻放大器,通过增加反馈电阻来减小输入电流噪声,第二级的前向运放用来抑制后级均衡器的噪声,第三级用连续时间线性均衡器(CTLE)对前级不足的带宽进行补偿,后面的三级限幅放大器(LA)对电压信号进一步放大.限幅放大器利用并联电感峰化技术和负跨导技术来提高带宽和增益.最终,信号由输出驱动器(OD)输出到片外,输出驱动器采用T-COIL技术.仿真结果表明,整条链路可以实现84 dBΩ和63 dBΩ的跨阻增益,带宽分别为31 GHz和34 GHz,输入电流积分噪声(rms)为1.75 μA.
光接收机模拟前端、低噪声跨阻放大器、连续时间线性均衡器、限幅放大器
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TN722.3;TN432(基本电子电路)
国家自然科学基金资助项目;北京市科技计划项目
2021-02-25（万方平台首次上网日期，不代表论文的发表时间）
共6页
771-776
