10.13911/j.cnki.1004-3365.190010
用于 SAR ADC的低开销电容开关时序设计
逐次逼近型模数转换器(SAR ADC)中,数模转换器单元(DAC)是能耗和面积的主要来源之一.为了降低 DAC的能耗和面积,提出了一种低开销电容开关时序,以此设计了 DAC的结构,并进行逻辑实现.相比于传统型开关时序,该电容开关时序使得 DAC的能耗降低了 98.45％,面积减小了 87.5％.基于该电容开关时序实现了一种 12位 SAR ADC.仿真结果表明,在 1.2V电源电压、100 kS/s采样速率的条件下,该 ADC功耗为 12.5μW,有效位数为 11.2位,无杂散动态范围为 75.6 dB.
逐次逼近型模数转换器、低开销、电容开关时序、逻辑实现
49
TN79+2(基本电子电路)
江苏省研究生科研与实践创新计划项目;中央高校基本科研业务费专项资金资助项目
2020-03-17（万方平台首次上网日期，不代表论文的发表时间）
共5页
750-754
