10.13911/j.cnki.1004-3365.180465
FPGA中嵌入式块存储器的IP软核设计
以集成电路的快速发展与广泛应用为契机,针对FPGA开发过程中IP软核可复用的特点,提出一种提升FPGA嵌入式块存储器工作频率的IP软核设计方法.利用软件对不同读写类型和不同输入位宽的数据进行预处理,获取所需的硬件资源开销,并生成相应的硬件描述语言.IP软核设计时,在使用固定硬件资源的情况下,通过优化数据预处理方法,以及改变在综合阶段布局布线的处理结果,提高了工作频率.对设计的IP软核进行测试验证,结果表明,该设计方法生成的IP软核的功能和性能指标均符合设计要求,其工作频率最高可提升25.56％.
FPGA、嵌入式块存储器、IP软核、高速
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TN492(微电子学、集成电路（IC）)
2019-10-10（万方平台首次上网日期，不代表论文的发表时间）
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