10.13911/j.cnki.1004-3365.180406
基于JESD204B协议的并行加解扰电路
针对串行加解扰电路存在功耗大、数据处理速度慢、串行扰码需要较高时钟频率等问题,提出了一种基于JESD204B协议的新型并行加解扰电路,通过由矩阵推导出的算法实现32位数据并行加扰/解扰.使用Verilog HDL对电路进行RTL级设计,并通过Cadence公司的NCVerilog软件进行验证.结果 表明,该电路能够正确实现加解扰功能,并且可以使用312.5MHz的时钟处理10 Gb/s的数据.采用65 nm CMOS工艺制作样片,测试结果表明,该电路符合设计要求.该加解扰电路对于高速数据通信芯片的自主可控设计与实现具有重要的参考价值.
JESD204B、扰码、解扰、并行、算法
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TN47;TN432(微电子学、集成电路（IC）)
国家自然科学基金资助项目61704161
2019-10-10（万方平台首次上网日期，不代表论文的发表时间）
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