10.13911/j.cnki.1004-3365.180229
新型4T SRAM的读辅助电路设计
SoC芯片的很大一部分面积被存储器占据,而静态随机存储器SRAM为主要部分,因此高密度的SRAM研究引起更多重视.随着半导体工艺的不断发展,SRAM存储器的读写性能愈发重要.研究和分析了两种高密度、低功耗、高速的SRAM读辅助电路,即降低字线电压电路和增大供电电压电路.针对存储密度提升的4T SRAM,通过使用读辅助电路,增强了数据读取的稳定性,同时可以保证SRAM的数据写能力.在55 nm CMOS工艺条件下,相对传统6T SRAM,4T存储单元的面积减小20％.仿真结果表明,通过在外围电路中设计辅助电路,4T SRAM的读稳定性改善了134％.
SRAM存储单元、读稳定性、辅助电路
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TN47;TN432(微电子学、集成电路（IC）)
2019-05-27（万方平台首次上网日期，不代表论文的发表时间）
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