10.13911/j.cnki.1004-3365.180435
基于比较器亚稳态抑制技术的8位320MS/sSAR ADC
提出一种比较器亚稳态抑制技术,并将其应用于一个8位320 MS/s的逐次逼近型模数转换器(SAR ADC).该技术抑制了比较器在高速工作情况下可能出现的亚稳态现象,从而降低了比较器出现错误结果的概率.同时,提出一种转换时间复用技术,使ADC能在转换与采样模式之间快速切换.与传统技术相比,随着工艺角、电源电压和温度(PVT)的变化,ADC的采样时间会被最大化.基于65 nm CMOS工艺,设计了一种8位320 MS/s SAR ADC.芯片测试结果表明,在1V电源电压下,功耗为1 mW,信号噪声失真比(SNDR)＞43 dB,无杂散动态范围(SFDR)＞53.3 dB.SAR ADC核的芯片面积为0.021 mm2,在Nyquist采样率下,优值为29J/step.
逐次逼近型模数转换器、比较器亚稳态抑制技术、转换时间复用技术
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TN79+2(基本电子电路)
模拟集成电路国家重点实验室基金资助项目614280205020417
2019-05-27（万方平台首次上网日期，不代表论文的发表时间）
共7页
153-158,167
