10.13911/j.cnki.1004-3365.170523
一种高分频下数字IC的低功耗逻辑综合
针对时钟分频系数较大的情况下,传统电路实现分频需要大量的寄存器,导致芯片功耗和面积增加的问题,提出了一种异步分频与门控时钟技术相结合的低功耗逻辑综合方案.基于HHGrace 0.11 μm ULL工艺,通过采用所提出的方案和使用Design Compiler工具,完成了高精度Σ-△ADC芯片中数字集成电路的逻辑综合.结果表明,使用该方案得到的数字IC的功耗为132.627 μW.与传统方案相比,功耗降低了38.88%,面积缩小了2.7%.与门控时钟综合方案相比,功耗降低了25.43%.
低功耗、异步分频、时钟门控
48
TN492(微电子学、集成电路(IC))
国家自然科学基金资助项目61774129;国家自然科学基金重点项目61233010;湖南省自然科学杰出青年基金资助项目2015JJ1014
2018-11-22(万方平台首次上网日期,不代表论文的发表时间)
共5页
605-609