10.13911/j.cnki.1004-3365.170288
一种高速高线性度采样保持电路
采用SMIC 0.18 μm CMOS工艺,设计了一种应用于高速ADC的采样保持电路.运用大信号建模分析方法,针对采样保持电路中的缓冲器,引入一个PMOS管构成类Cascode结构,以消除二级效应对线性度的影响.同时,增加了一条低阈值NMOS管构成的电流通路来减小整个电路的寄生电容,进而提高缓冲器的线性度.仿真结果表明,该采样保持电路在1 GHz采样频率以内均可达到9位以上的有效位数.当采样频率为500 MHz时,该电路的SFDR为79.76 dB,ENOB为12.02 bit,THD为-85.33 dB,功耗约为26.8 mW.
源极跟随器、采样保持电路、谐波失真、线性度
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TN432(微电子学、集成电路（IC）)
国家自然科学基金资助项目61161003,61264001,61166004;广西精密导航技术与应用重点实验室主任基金资助项目DH201501
2018-07-02（万方平台首次上网日期，不代表论文的发表时间）
共6页
183-188
