双重噪声整形连续时间△-∑调制器的架构设计
提出了一种低功耗连续时间多比特△-∑调制器架构.该架构充分利用了△-∑结构高分辨率和连续时间结构高速度的特点.将量化器的输出分为最高有效位(MSB)和最低有效位(LSB),LSB被反馈到量化器和DAC的输入,提高了系统的分辨率和线性度,降低了系统的硬件复杂度.除此之外,积分器的输出摆幅也显著减小,大大降低了运算放大器对带宽和增益的要求.使用SAR量化器中的开关电容DAC阵列进行环路延迟补偿,进一步提高了环路滤波器功率效率.通过仿真分析,验证了提出架构的正确性.
连续时间、-∑、低功耗、噪声整形、环路延迟补偿、开关电容DAC阵列
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TN432(微电子学、集成电路（IC）)
模拟集成电路重点实验室基金资助项目9140C090111150C09041
2018-01-26（万方平台首次上网日期，不代表论文的发表时间）
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