基于RNS算法的高阶FIR滤波器设计
以{2n-1,2n,2n+1,2n-1-1,2n+1-1}为余数基,在余数系统(RNS)的基础上设计了一种128抽头有限脉冲响应(FIR)滤波器.针对大位宽输入,利用基于华莱士(Wallace)树结构的纯组合逻辑电路,实现了二进制到余数的转换.相较于一般抽头中乘法器级联加法器的结构,设计的乘累加(MAC)单元将加法运算合并到部分积求和中,减少了一级模加法器,使得电路延时进一步减少.此外,通过对进位保留加法器(CSA)的中间结果取模,避免了加法运算引起的位宽增加,从而降低了整个运算的复杂度.电路在FPGA上设计实现.实验结果表明,该滤波器的延时为3.55ns,功耗为2 585 mW,消耗的硬件资源明显降低.
FIR滤波器、余数系统、前向转换、乘累加单元
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TN713(基本电子电路)
国家自然科学基金资助项目61404019
2018-01-26（万方平台首次上网日期，不代表论文的发表时间）
共5页
788-792
