一种基于CMOS工艺的异步数字斜坡ADC
设计了一个5位330 MS/s的异步数字斜坡模数转换器(ADC).采用中芯国际55 nm工艺和Cadence Virtuoso软件,对电路进行设计和仿真.供电电源为1.2V,改进后的延迟单元将延迟时间缩短到50 ps.另外,该电路中的比较器采用自动关闭方式,节省了功耗.输入电压峰峰值为0.4V时,仿真得到信噪失真比(SNDR)为28.19 dB,有效位(ENOB)为4.39位,无杂散噪声动态范围(SFDR)为35.87 dB,信噪比(SNR)为31.47 dB.
异步、数字斜坡、延迟单元
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TN432;TN79+2(微电子学、集成电路（IC）)
2017-05-24（万方平台首次上网日期，不代表论文的发表时间）
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