一种自适应带宽低抖动PLL设计
设计了一种宽调节范围自适应带宽的低抖动锁相环倍频器(PLL).通过采用自偏置技术,使得电荷泵电流和运算放大器的输出阻抗随工作频率成比例变化,从而使阻尼因子保持固定、环路带宽跟随输入参考频率自动调整,以及PLL在整个输出频率范围内保持最佳的抖动性能.电路采用SMIC 0.18 μm CMOS工艺进行设计,后仿真验证表明,该PLL电路能够在0.35～2.1GHz的输出频率范围内输出良好的低抖动信号,输出频率为2.1 GHz时,均方根抖动为2.47 ps.
锁相环、自适应带宽、自偏置、低抖动
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TN432(微电子学、集成电路（IC）)
2017-01-17（万方平台首次上网日期，不代表论文的发表时间）
772-776
