一种4路正交时钟校准电路的设计
采用TSMC 40 nm CMOS工艺,设计了一种正交时钟校准电路,它包含2个脉冲宽度调整环路和1个内嵌的延迟锁相环.与其他校准电路相比,本文校准电路无需50％占空比的参考时钟或者单端转差分(STC)电路,就能获得4路占空比为50％的时钟,还能调整时钟的相对相位以输出4路正交时钟.当工作频率为3.125 GHz时,该校准电路能将占空比为10％～90％的输入时钟自动调整至占空比为50％±0.2％的时钟,相位调整范围为58°～122°,电路功耗为2.2 mW,可应用于RapidIO物理层接收机电路中.
延迟锁相环、占空比、脉冲宽度控制环路
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TN432(微电子学、集成电路（IC）)
中科院A类战略性先导科技专项“面向感知中国的新一代信息技术研究”XDA06010402
2016-11-10（万方平台首次上网日期，不代表论文的发表时间）
647-650,654
