一种5Gb/s双信道并行时钟数据恢复电路
基于0.18 μm CMOS工艺,设计了一种双信道并行时钟数据恢复(CDR)电路,它由1个锁相环(PLL)型CDR和1个相位选择/相位插值(PS/PI)型CDR结合实现.与传统的并行CDR相比,该CDR电路不需要本地参考时钟.PLL型CDR中环形压控振荡器的延迟单元采用电感峰化技术,拓展了带宽,实现了较高的振荡频率;电荷泵采用自举基准和运放,改善了充放电电流匹配.PS/PI型CDR中Bang-Bang型鉴相器结构简单,具有较好的鉴相功能;PS/PI电路比传统结构少2个相位选择器.仿真结果表明,当输入并行数据速率为5 Gb/s时,恢复出的2组时钟与数据的峰峰抖动值分别为6.1 ps,8.1 ps和8.7 ps,11.2 ps.电路核心模块的功耗为172.4 mW,整体电路版图面积为(1.7×1.585) mm2.
并行时钟数据恢复、锁相环、相位选择、相位插值
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TN453(微电子学、集成电路（IC）)
江苏省自然科学基金资助项目BK20130878,BK2012435,BK20141431;江苏省普通高校研究生科研创新计划资助项目SJLX_0374,SJLX_0375;江苏省科技支撑项目工业部分BE2013130;高等教育博士点基金资助项目20133223120005,20133223110003
2016-11-10（万方平台首次上网日期，不代表论文的发表时间）
599-604
