一种高电源噪声抑制比的LDO设计
在分析LDO中频段电源噪声抑制比的基础上,采用自适应偏置结构,设计了一种高电源噪声抑制比的LDO电路.通过进一步引入基于高通滤波器的电源噪声抑制增强电路,提升了LDO在中频段电源噪声抑制比.电路采用0.13 μm CMOS工艺设计,整个芯片面积为0.123 mm2,静态电流为29.3 μA,功率管上电压降为0.2V.LDO的电源噪声抑制比在100 kHz时为65 dB,在2 MHz时可达75 dB.
低压差线性稳压器、电源噪声抑制比、电源管理系统
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TN432(微电子学、集成电路（IC）)
预研项目51308020305;模拟集成电路重点实验室基金资助项目9140C090503140C09045
2015-10-28（万方平台首次上网日期，不代表论文的发表时间）
590-593,598
