一种基于自偏置技术的低功耗锁相环设计
采用TSMC 0.13 μm CMOS工艺,设计并实现了一种低功耗、具有固定的环路带宽与工作频率之比,以及良好相位噪声性能的自偏置锁相环(PLL)芯片电路.仿真结果表明,该PLL电路工作频率范围为200～800 MHz,在480 MHz输出频率的相位噪声为-108 dBc@1 MHz,1.2V电源供电下消耗功耗2 mW.芯片核心电路面积仅为0.15 mm2,非常适合应用于系统集成.
锁相环、自偏置、电荷泵、压控振荡器
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TN432(微电子学、集成电路（IC）)
国家科技重大专项资助项目2011ZX03004-002-01
2015-05-19（万方平台首次上网日期，不代表论文的发表时间）
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