一种分段式数控延迟线的设计
简要介绍了当前集成电路延迟调节的主流技术.针对工程应用,提出了一种分段式数控延迟线(DCDL)的设计方法,解决了延迟调节精度和调节范围之间的矛盾,具有面积小、线性度好和调节范围大等优点.基于0.18 μm 1P5M CMOS工艺,对电路进行流片.测试结果显示,设计的分段型数控延迟线的调节精度为12 ps,动态范围为4 ns.
数控延迟线、门延迟、三态反相器、内插
45
TN432;TN79(微电子学、集成电路（IC）)
2015-03-25（万方平台首次上网日期，不代表论文的发表时间）
32-35
