一种新颖的低非线性全数字多相时钟产生电路
通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法.该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性.整个电路基于全数字延迟锁相环,采用0.13 μm CMOS工艺实现,并成功用于时间数字转换器中.输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB.
多相位时钟产生、校准算法、低非线性、延迟锁相环
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TN492(微电子学、集成电路（IC）)
2014-10-08（万方平台首次上网日期，不代表论文的发表时间）
467-471
