一种可快速锁定的低抖动自偏置锁相环设计
设计了一种可快速锁定、具有固定带宽比和良好抖动性能的自偏置锁相环.采用增加VCO延迟单元输出节点放电时间常数的方法,对VCO进行优化设计,获得良好的抖动性能.基于0.25μm混合信号CMOS工艺进行设计和仿真,在2.5 V电源供电条件下,锁相环的工作频率范围为600～1500MHz,在1250 MHz输出频率的峰峰值抖动为14.3 ps,核心电路功耗为44mW.在不同工艺条件下的仿真结果表明,PLL在不同工艺条件下均具有良好的抖动性能.
自偏置、锁相环、快速锁定、脉冲宽度比较器
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TN432(微电子学、集成电路（IC）)
2011-09-26（万方平台首次上网日期，不代表论文的发表时间）
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