一种小面积低功耗串行AES硬件加解密电路
通过分析AES算法的基本原理,对AES算法中的子模块SubBytes和Mixcolumns的硬件电路实现方法进行优化,提出一种新的key硬件电路实现方式,并在key的实现电路中采用低功耗设计.与目前的大多数实现电路相比,该电路可以有效减小芯片面积,降低电路功耗.采用串行AES加密/解密电路结构,经综合仿真后,芯片面积为8 054门,最高工作频率为77.4 MHz,对128位数据加密的速率为225 Mbps,解密速率达到183 Mbps,可满足目前大部分无线传感网络数据交换速率的需求.
AES算法、加密/解密、串行电路、ASIC
40
TN431.2(微电子学、集成电路（IC）)
浙江省高科技基金资助项目2006c11107
2010-08-14（万方平台首次上网日期，不代表论文的发表时间）
共7页
347-353
