一种数字信号处理器中的高性能乘加器设计
乘加操作是数字信号处理器(DSP)的关键部分,单位时间内能够完成乘加操作的数量是衡量DSP芯片性能的一个重要指标.提出了一种应用于通用数字信号处理器的乘加器设计方法,在改进的Booth编码结合Wallace树压缩的基础上,通过在部分积压缩时插入MAC操作的加数,减少符号位扩展,实现了乘加操作的一步完成.提出一种有效的结构实现通用信号数字处理其所需的分数模式、零检测、饱和溢出控制、舍入操作等异常处理功能;并对乘加器的速度、面积、功耗等性能进行了分析.
数字信号处理器、乘加器、Booth编码、华莱士树压缩
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TN79~+1(基本电子电路)
2010-04-26（万方平台首次上网日期，不代表论文的发表时间）
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