一种低复杂度DDFS的设计与ASIC实现
提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构.采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度.用标准Verilog HDL实现整个DDFS;采用SMIC 0.18μm CMOS工艺库进行设计和实现.经仿真测试,该方法输出的频谱杂散大于60 dBc,仅需344位的ROM,工作频率可达100 MHz.整个DDFS的芯片面积为300μm×350μm.可满足大多数无线通信系统的要求.
直接数字频率综合器、ROM、ASIC
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TN402(微电子学、集成电路（IC）)
上海市国际合作基金项目07SA07;上海市经委信息办项目04-联专-001;上海市重点学科建设项目B411;纳光电集成与先进装备教育部工程研究中心NPAI项目;上海大学新型显示技术及应用集成教育部重点实验室和上海微系统所无线传感网络与通信重点实验室2009年度开放课题
2009-12-18（万方平台首次上网日期，不代表论文的发表时间）
共4页
619-622
