10.3969/j.issn.1004-3365.2007.01.018
用于频率综合器的延迟锁相环的设计
设计了一种宽频率锁定范围、倍频数可编程的延迟锁相环.它引入了条件振荡控制电路,使该电路在保持DLL一阶系统和低抖动性能优势的基础上吸收了PLL倍频数可编程的优点;同时,该电路结合了设置延迟初始值和采用新型鉴相器两种宽频技术,具有宽频率工作范围.该延迟锁相环用SMIC 0.18 μm 1.8 V CMOS工艺实现,锁定范围为1.56～100 MHz,可供选择的倍频数为1～16,输出频率范围从20 MHz到100 MHz.在输入最小频率、最大倍频数下,仿真的功耗约为9 mW,抖动约为92 ps.
延迟锁相环、频率综合器、倍频数可编程、宽频率锁定范围
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TN402(微电子学、集成电路（IC）)
电子信息产业发展基金重点招标项目
2007-04-02（万方平台首次上网日期，不代表论文的发表时间）
共4页
72-75
